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6. BIRA Techniques for 3D Memory6.1 Redundancy Scheme for 3D Memory3D memory에서는 KGD(Known-Good-Die)를 사용하며 이는 자체 포함된 Redundancy 요소로 수리된다. RA(Redundancy Analysis) 알고리즘의 성능에 따라 fixed redundancy scheme은 pre-bond와 post-bond 단계를 나누어 리던던시를 관리하지만, 사용되지 않은 리던던시가 낭비될 수 있다. 3D 메모리의 수율은 KGD에 부분적으로 의존하며, 자체 리던던시로 수리할 수 없는 메모리는 post-stacking redundancy-sharing 전략을 통해 KGD로 전환될 수 있다. pre-bond 테스트와 repair 이후 메모리..

https://www.slideshare.net/Amr_abd_ellatief/test-vector-compression Test vector compressionTest vector compression - Download as a PDF or view online for freewww.slideshare.net SoC 테스트를 위한 테스트 데이터 압축방법http://soc.yonsei.ac.kr/Abstract/International_journal/IDEC133.pdfSurvey of VLSI Test Data Compression Methodshttps://core.ac.uk/download/pdf/228971691.pdf 위의 PPT와 PDF에서 나온 Test vector compression에..

5. BIRA Algorithms Using HardwareExternal ATE(자동 테스트 장비)는 SOC(System on Chip) 내의 embedded memories에 쉽게 접근할 수 없다. 대신, SOC 메모리는 BISR(Built-In Self-Repair)을 통해 수리되며 BISR은 BIST(Built-In Self-Test)와 BIRA(Built-In Redundancy Analysis)를 결합한 방식이다. BISR은 추가적인 하드웨어를 필요로 하므로 BIRA 알고리즘은 external ATE에서 소프트웨어로 동작하는 RA 알고리즘보다 더 큰 area overhead를 요구한다.5.1 BIRA Algorithms with Non-Optimal Repair RateNon-optimal r..

3. Repair Process and Spare Architectures3.1 Memory Repair ProcessMemory test and repair process는 hybrid RA 접근법을 통해 일반적으로 진행된다.테스트 중에 test pattern을 적용하면서 fault cell이 발견되면 해당 fault information은 나중에 수리를 위해 저장된다.Test time과 repair time을 줄이기 위해 preprocessing/filter algorithm이 적용된다. 이는 early-abort condition을 충족하는 메모리를 irreparable memory로 분류해 필터링하고 불필요한 추가 절차를 피하며 프로세스를 종료한다.Memory test가 끝난 후 RA algori..

2. Background2.1. Performance CriteriaRA와 BIRA 알고리즘의 성능을 평가하는 기준은 analysis speed, repair rate, area overhead이다.Repair rate는 수리된 메모리 수를 테스트된 전체 메모리 수로 나눈 값으로 정의 Repair rate = number of repaired memories / number of total tested memoriesNormalized repair rate는 수리된 메모리 수를 reparable 메모리 수로 나눈 값Normalized repair rate = number of repaired memories / number of reparable memoriesRepair rate는 memory yiel..

PIM 관련 논문인 An Overview of Processing-in-Memory Circuits for Artificial Intelligence and Machine Learning에서 DRAM에 관한 부분을 정리해보자. https://ieeexplore.ieee.org/document/9737485   MAC (Multiple-and-Accumulate) 연산은 신경망에서 핵심적인 산술 함수이다. von-Neumann architecture로 불리는 전형적인 computing architecture는 처리 요소와 메모리가 분리되어 있다. MAC 연산을 실행하려면 처리 요소와 메모리 사이에서 많은 양의 데이터를 전송해야 한다. 빈번한 데이터 통신은  높은 전력을 소비하고 에너지 효율적인 edge c..

1. DFT(Desing for Testability)Design for Testability(DFT)란 Logic의 Physical Defect를 찾기 위한 Test를 하기 위한 Test 회로를 설계하는 것을 의미한다. Logic의 경우 단순히 입력 놓고 출력 pattern을 보면 Test가 될 거아니냐고 생각하기 쉽지만 그렇게 하면 너무 많은 경우의 수가 나오기 때문에 적절한 방법이 아니다. 게다가 수많은 Logic PIN을 다 체크하기에는 쉽지 않고 Pin, Pad 수의 제약이 따른다. 따라서 Logic의 경우 SCAN Test를 진행하게 된다.Logic Test의 경우 정형화된 규격하에 Test 회로등이 정의 되는데 IEEE std(Standard) 1499.1 이나 IEEE std 1500이 그..

Built In Self Test (BIST)주로 Logic에서 많이 사용하는 것인데 앞서 2번의 Test 알고리즘은 외부 장비를 통해서 진행하는 것인데 시간과 돈이 많이 든다. 만약 Test 알고리즘 회로를 Chip 내부에 넣는 경우 외부 장비는 Pass/Fail이냐만 따지면 되기 때문에 테스트 비용이 절약된다. 하지만 Test 회로를 Chip안에 넣는 것은 면적을 차지하므로 이또한 비용인데 당연히 테스트 비용보다 Chip 안에서 면적을 사용하는 것이 더 비싸다. 이것을 쓰는경우는 크게 2가지 인데 하나는 고신뢰성인(고장나면 인명피해 발생) 경우 동작중 혹은 중간 중간 쉬는 시간에 메모리의 이상 유무를 확인하는 것이다.고신뢰성 어플리케이션은(항공, 우주) 칩 가격보다 신뢰성 우선이기에 문제가 되지 않느..

1. Fault Model앞서 반도체 Test Flow 에서 살펴봤던SAF, TF, SOF, SSF Model외에 메모리에서는 아래와 같은 Fault Model 들이 있다. 1.1 Coupling Fault Model (CF)Memory Cell에서 하나의 Cell이 다른 Cell에 영향을 주는 경우를 말한다. 일반적으로 2-Coupling Fault Model을 사용한다.(워낙 경우의 수가 많기 때문에)영향을 준다는 것은 예를 들어 하나의 Cell이 0에서 1로 transition하였는데 다른 하나의 Cell이 같이 0에서 1로 Transition 한 경우를 말한다. State CF(CFst), Inversion CF(Cfin), Idempotent CF(Cfid), Linked CF 등의 형태가 있다..

1. Test Flow일반적으로 설계한 IC가 Foundary(fab)에서 제조되어 나온 다음에 아래와 같은 Test 과정을 거친다.정말 대략적인것이고 어플리케이션에 따라 다르다.    1.1 EDS TestElectrical Die SortingWafer (간혹 Die 상태)에서 Test를 하는 것이다.주로 간소화 테스트를 하는데 칩이 동작하는지 안하는지 Open(전기적 연결이 끊어진 상태) , Short(의도하지 않은 전기적 연결이 생긴 상태, 전류가 원래 흐르지 않아야 할 곳으로 흐르게 되는 단락(Short Circuit)) 정도만 Test한다. 왜냐하면 Die를 Package하여 Chip으로 나가는데 동작도 안하는 Die에 대해 Package 하는 것은 돈 낭비이다.EDS 과정에서 모든 성능을 점..