Quartus로 간단한 4bit Full Adder를 설계하고 Timing 분석을 해보자. clock 주기는 20ns로 설정하였다.
이건 Design constraints file을 적고 합성을 마친 뒤에 Tool -> Timing Analyzer를 들어간 화면이다. 여기서 Report ALl Core Timing을 누르면 아래의 report가 나온다.
D-FlipFlop과 다음 D-FlipFlop사이의 Data Path Delay를 봤을 때, 가장 큰값이 2.703이고 설정한 clock주기는 20ns이므로 Slack은 17.228이 된다. 따라서 타이밍적인 문제는 없는 것이다.
Data path delay를 더 자세하게 봐보자. D-FlipFlop 사이에 4bit FA가 있는 상황이다. Critical Path는 가장 거쳐야할 로직이 많은 가장 긴 Path를 말하고, Short Path는 가장 짧은 Path를 말한다. 우리는 Critical Path를 중심적으로 해석하는 것이 매우 중요하다.
Critical Path가 내가 인가한 Clock 주기보다 더 긴 Data Path delay를 가지면 안된다.
만약 Critical path가 길다면 중간에 Pipelining Register(D-Filp Flop)을 넣어 파이프라이닝이 되도록 하면 된다.