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Scan Compression, Logic Bist글 내용
DFT는 SOC에서 Physical Defect를 찾는 것이 아니라 Stuck at 0같은 Fault Model들을 찾는다.NAND Gate에서 A가 Vss와 short된다면 Stuck at 0 fault가 일어나고 Vdd와 short된다면 Stuct at 1 fault가 일어나게 된다. 어떤 값을 가해도 그 short된 값에 Stuck되는 것이 Stuck at Fualt이다.4 여러 Fault가 있을 수 있지만 Test vector를 만들 때에는 하나의 Fualt만 존재한다 가정하고 Test vector를 만든다.위는 A라는 노드에 Vdd가 short되어서 Stuack at 1 Fault가 존재하는 상황이다. 이때 Test vector는 어떻게 만들어야 할까?위에선 D 알고리즘을 사용한다. D바 를 사..
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댓글0작성시간2025. 8. 4.
[논문 리뷰] An Energy-Efficient 3D Point Neural Network Accelerator with Fine-grained LiDAR-SoC Pipeline Structure글 내용
자율주행 차량이 도로 위에서 차량, 보행자, 장애물을 실시간으로 파악하려면 강력한 기술이 필요하다. LiDAR 센서가 생성하는 3D point cloud는 주변 환경을 {x, y, z} 좌표로 나타내어 정확한 인식을 가능하게 한다. 하지만 이 데이터를 실시간으로 처리하려면 엄청난 계산량과 효율적인 하드웨어가 필요하다. L-PNPU(LiDAR-Point Neural Network Processing Unit)는 이런 문제를 해결하기 위해 설계된 하드웨어 가속기다. L-PNPU는 azimuthal bin partitioning, modified PNN algorithm, fine-grained LiDAR-SoC pipeline structure라는 세 가지 key technologies를 통해 데이터를 효율..
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댓글0작성시간2025. 6. 27.
[논문리뷰] A Survey of Repair Analysis Algorithms for Memories(4)글 내용
6. BIRA Techniques for 3D Memory6.1 Redundancy Scheme for 3D Memory3D memory에서는 KGD(Known-Good-Die)를 사용하며 이는 자체 포함된 Redundancy 요소로 수리된다. RA(Redundancy Analysis) 알고리즘의 성능에 따라 fixed redundancy scheme은 pre-bond와 post-bond 단계를 나누어 리던던시를 관리하지만, 사용되지 않은 리던던시가 낭비될 수 있다. 3D 메모리의 수율은 KGD에 부분적으로 의존하며, 자체 리던던시로 수리할 수 없는 메모리는 post-stacking redundancy-sharing 전략을 통해 KGD로 전환될 수 있다. pre-bond 테스트와 repair 이후 메모리..
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댓글0작성시간2025. 4. 8.
Test vector compression글 내용
https://www.slideshare.net/Amr_abd_ellatief/test-vector-compression Test vector compressionTest vector compression - Download as a PDF or view online for freewww.slideshare.net SoC 테스트를 위한 테스트 데이터 압축방법http://soc.yonsei.ac.kr/Abstract/International_journal/IDEC133.pdfSurvey of VLSI Test Data Compression Methodshttps://core.ac.uk/download/pdf/228971691.pdf 위의 PPT와 PDF에서 나온 Test vector compression에..
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댓글0작성시간2025. 4. 5.
[논문리뷰] A Survey of Repair Analysis Algorithms for Memories(3)글 내용
5. BIRA Algorithms Using HardwareExternal ATE(자동 테스트 장비)는 SOC(System on Chip) 내의 embedded memories에 쉽게 접근할 수 없다. 대신, SOC 메모리는 BISR(Built-In Self-Repair)을 통해 수리되며 BISR은 BIST(Built-In Self-Test)와 BIRA(Built-In Redundancy Analysis)를 결합한 방식이다. BISR은 추가적인 하드웨어를 필요로 하므로 BIRA 알고리즘은 external ATE에서 소프트웨어로 동작하는 RA 알고리즘보다 더 큰 area overhead를 요구한다.5.1 BIRA Algorithms with Non-Optimal Repair RateNon-optimal r..
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댓글0작성시간2025. 4. 1.
[논문리뷰] A Survey of Repair Analysis Algorithms for Memories(2)글 내용
3. Repair Process and Spare Architectures3.1 Memory Repair ProcessMemory test and repair process는 hybrid RA 접근법을 통해 일반적으로 진행된다.테스트 중에 test pattern을 적용하면서 fault cell이 발견되면 해당 fault information은 나중에 수리를 위해 저장된다.Test time과 repair time을 줄이기 위해 preprocessing/filter algorithm이 적용된다. 이는 early-abort condition을 충족하는 메모리를 irreparable memory로 분류해 필터링하고 불필요한 추가 절차를 피하며 프로세스를 종료한다.Memory test가 끝난 후 RA algori..
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댓글0작성시간2025. 3. 30.
[논문 리뷰] A Survey of Repair Analysis Algorithms for Memories(1)글 내용
2. Background2.1. Performance CriteriaRA와 BIRA 알고리즘의 성능을 평가하는 기준은 analysis speed, repair rate, area overhead이다.Repair rate는 수리된 메모리 수를 테스트된 전체 메모리 수로 나눈 값으로 정의 Repair rate = number of repaired memories / number of total tested memoriesNormalized repair rate는 수리된 메모리 수를 reparable 메모리 수로 나눈 값Normalized repair rate = number of repaired memories / number of reparable memoriesRepair rate는 memory yiel..
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댓글0작성시간2025. 3. 28.
[논문 리뷰] An Overview of Processing-in-Memory Circuits for Artificial Intelligence and Machine Learning(DRAM PIM)글 내용
PIM 관련 논문인 An Overview of Processing-in-Memory Circuits for Artificial Intelligence and Machine Learning에서 DRAM에 관한 부분을 정리해보자. https://ieeexplore.ieee.org/document/9737485 MAC (Multiple-and-Accumulate) 연산은 신경망에서 핵심적인 산술 함수이다. von-Neumann architecture로 불리는 전형적인 computing architecture는 처리 요소와 메모리가 분리되어 있다. MAC 연산을 실행하려면 처리 요소와 메모리 사이에서 많은 양의 데이터를 전송해야 한다. 빈번한 데이터 통신은 높은 전력을 소비하고 에너지 효율적인 edge c..
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댓글0작성시간2025. 3. 24.
PIM(Processing-in-Memory의 배경글 내용
1. PIM이 등장한 배경: Von-Neumann의 한계컴퓨터를 생각하면 Von-Neumann 아키텍처가 떠오른다. 이 구조는 메모리에서 데이터를 가져와 연산 유닛에서 처리한다. 결과를 I/O 장치로 보여주는 방식이다. 수십 년간 효율적이었던 모델이다. 현대 컴퓨터 아키텍처의 기본 틀이 됐다.하지만 새로운 애플리케이션으로 문제가 생겼다. 데이터 이동이 시간과 에너지를 많이 소모한다. 메모리 집약적인 작업에서 병목현상이 발생한다. 마지막 레벨 캐시 미스가 잦은 경우가 그렇다. DRAM에서 연산 유닛으로 데이터를 옮기는 비용이 크다. 논문에 따르면 이 에너지는 연산보다 100배 더 소모된다. DRAM 모듈은 연산 유닛보다 낮은 주파수로 작동한다. 애플리케이션마다 메모리 요구와 접근 패턴이 다르다.PIM은 데..
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댓글0작성시간2025. 3. 24.
DFT(Design for Testability)글 내용
1. DFT(Desing for Testability)Design for Testability(DFT)란 Logic의 Physical Defect를 찾기 위한 Test를 하기 위한 Test 회로를 설계하는 것을 의미한다. Logic의 경우 단순히 입력 놓고 출력 pattern을 보면 Test가 될 거아니냐고 생각하기 쉽지만 그렇게 하면 너무 많은 경우의 수가 나오기 때문에 적절한 방법이 아니다. 게다가 수많은 Logic PIN을 다 체크하기에는 쉽지 않고 Pin, Pad 수의 제약이 따른다. 따라서 Logic의 경우 SCAN Test를 진행하게 된다.Logic Test의 경우 정형화된 규격하에 Test 회로등이 정의 되는데 IEEE std(Standard) 1499.1 이나 IEEE std 1500이 그..
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댓글0작성시간2025. 3. 20.
Memory Test(MBIST, LBIST, SCAN)글 내용
Built In Self Test (BIST)주로 Logic에서 많이 사용하는 것인데 앞서 2번의 Test 알고리즘은 외부 장비를 통해서 진행하는 것인데 시간과 돈이 많이 든다. 만약 Test 알고리즘 회로를 Chip 내부에 넣는 경우 외부 장비는 Pass/Fail이냐만 따지면 되기 때문에 테스트 비용이 절약된다. 하지만 Test 회로를 Chip안에 넣는 것은 면적을 차지하므로 이또한 비용인데 당연히 테스트 비용보다 Chip 안에서 면적을 사용하는 것이 더 비싸다. 이것을 쓰는경우는 크게 2가지 인데 하나는 고신뢰성인(고장나면 인명피해 발생) 경우 동작중 혹은 중간 중간 쉬는 시간에 메모리의 이상 유무를 확인하는 것이다.고신뢰성 어플리케이션은(항공, 우주) 칩 가격보다 신뢰성 우선이기에 문제가 되지 않느..
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댓글0작성시간2025. 3. 19.
Memory Test(Fault Model, March, BIRA)글 내용
1. Fault Model앞서 반도체 Test Flow 에서 살펴봤던SAF, TF, SOF, SSF Model외에 메모리에서는 아래와 같은 Fault Model 들이 있다. 1.1 Coupling Fault Model (CF)Memory Cell에서 하나의 Cell이 다른 Cell에 영향을 주는 경우를 말한다. 일반적으로 2-Coupling Fault Model을 사용한다.(워낙 경우의 수가 많기 때문에)영향을 준다는 것은 예를 들어 하나의 Cell이 0에서 1로 transition하였는데 다른 하나의 Cell이 같이 0에서 1로 Transition 한 경우를 말한다. State CF(CFst), Inversion CF(Cfin), Idempotent CF(Cfid), Linked CF 등의 형태가 있다..
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댓글0작성시간2025. 3. 19.
반도체 Test Flow글 내용
1. Test Flow일반적으로 설계한 IC가 Foundary(fab)에서 제조되어 나온 다음에 아래와 같은 Test 과정을 거친다.정말 대략적인것이고 어플리케이션에 따라 다르다. 1.1 EDS TestElectrical Die SortingWafer (간혹 Die 상태)에서 Test를 하는 것이다.주로 간소화 테스트를 하는데 칩이 동작하는지 안하는지 Open(전기적 연결이 끊어진 상태) , Short(의도하지 않은 전기적 연결이 생긴 상태, 전류가 원래 흐르지 않아야 할 곳으로 흐르게 되는 단락(Short Circuit)) 정도만 Test한다. 왜냐하면 Die를 Package하여 Chip으로 나가는데 동작도 안하는 Die에 대해 Package 하는 것은 돈 낭비이다.EDS 과정에서 모든 성능을 점..
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댓글0작성시간2025. 3. 19.
16-bit CRC-CCITT 설계글 내용
CRC(Cyclic Redundancy Check)CRC의 발생함수는 x^2+x로 되어있다. 발생코드는 1*x^2+1*x+ 0 이므로 110이 된다. x^2이 최고차수를 가지므로 n=2이다. 이 최고차수만큼 원래의 데이터에 0을 붙이면 된다.이후 나눗셈을 진행하고 나머지가 CRC 코드가되며 이를 원래의 코드와 합치면 된다.16-bit CRC-CCITT 설계1. 데이터 처리→ i_DV 입력: 데이터 유효 신호. '1'일 때, 입력 데이터(i_Data)가 CRC 연산에 사용→ i_Data 입력: 8비트 입력 데이터. CRC 연산에 사용되며, 각 비트는 특정 CRC 연산 규칙에 따라 처리2. CRC 연산 로직→ 각 입력 데이터 비트(i_Data[0]부터 i_Data[7]까지)와 특정 CRC 레지스터 비트(r_..
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댓글0작성시간2025. 3. 4.
DRAM Interface 설계글 내용
DRAM MRS/MPRMRS(Mode Resister Set)은 DRAM의 동작 모드를 설정하는 명령어이다. DRAM은 다양한 환경과 용도에 맞춰 동작할 수 있도록 내부에 여러 개의 모드 레지스터라는 설정 저장소를 가지고 있다. 이 모드 레지스터에 값을 써서 DRAM의 동작 방식을 조정하는데, 그게 바로 MRS 명령을 통해 이루어진다. MRS는 MR0부터 시작하여 MR1, MR2 등이 있다.MPR(Multi-Purpose Resister)은 이름 그대로 '다목적 레지스터'인데, DRAM에서 특정 데이터를 읽거나 테스트 용도로 사용하는 데 활용된다. MRS가 설정을 바꾸는 데 중점을 둔다면 MPR은 주로 디버깅이나 동작 확인 같은 부가적인 기능을 제공한다 DRAM Interface differential ..
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댓글0작성시간2025. 3. 2.
DRAM Command, Flow, DIMM Structure, FSM글 내용
■ WriteBit line 에 VDD를 인가하면 전자가 TR 에 주입되어 capacitor 에 charge 되면서 1의 정보를 저장함반대로 0V 를 인가하면 capacitor 의 전하는 discharge 되면서 0의 정보가 저장됨WL=high, BL=high : capacitor charge, data 1 writeWL=high, BL=low : capacitor discharge, data 0 write ■ ReadBit line 에 ½*VDD 를 인가(pre-charge)하여 Charging sharing이 이루어지게하고 bit line 의 전위차의 변화를 sense amplifier 로 비교 및 증폭하여 data 가 0인지 1인지 판단함전위차가 증가하면 1, 감소하면 0 의 data 를 read..
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댓글0작성시간2025. 2. 27.
High-speed를 위한 Two-port SRAM, Dual-port SRAM 설계글 내용
Two-port SRAM 이전에 Single-port SRAM을 설계했었는데 이는 한 사이클에 동시에 read하거나 write할 수 없다.위의 Two-port RAM은 한 사이클에 동시에 2개의 write or read가 가능하다. 각 포트는 read 또는 write만 가능하다 원래의 SRAM은 6개의 Transistor로 구성되어 있었으나, 두개의 Transistor를 추가하여 8개의 TR로 구성된다.원래의 cell 구조에서 W라는 철자가 추가되었고 새로 생긴 Transistor와 연결된 부분에는 RWL, RBL같이 R이 추가된 모습을 볼 수 있는데 W는 write, R은 read를 의미하여 각각은 write, read 동작만 수행한다 Dual-port SRAMDual-port RAM에서는 DINA, ..
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댓글0작성시간2025. 2. 23.
Cache 메모리 설계글 내용
Block size = 4BMemory size = 256B (64Blocks)Cache size = 16B(4sets)Write-back policyreq & ack handshakingOne req at a time Verilog 코드 1. CPU - Cache 인터페이스i_cpu_req: CPU 요청 신호i_cpu_write: CPU 쓰기 요청 신호o_cpu_ack: CPU 요청에 대한 Cache 응답i_cpu_addr: 6-bit CPU 주소i_cpu_wdata: 32-bit CPU 쓰기 데이터o_cpu_rdata: 32-bit CPU 읽기 데이터2. Cache - Memory 인터페이스o_mem_req: Memory 요청 신호o_mem_write: Memory 쓰기 요청 신호i_mem_ack: ..
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댓글0작성시간2025. 2. 23.
SRAM 모델링(설계)글 내용
1. 제한조건-> Verilog에서 6 Transistor를 사용하지 못하므로 reg 사용2. 모델링-> write : register array로 저장-> Read : 1cycle에 1개의 데이터 Read3. Parameter-> DEPTH와 WIDTH는 parameter로 선언-> $clog2 함수 사용4. Naming-> 모델 이름에 size 내용 포함 파라미터:DEPTH: 메모리에 저장할 수 있는 주소 수를 지정WIDTH: 각 주소에 저장되는 데이터의 비트 수를 지정, 기본값은 32비트DEPTH_LOG: 주소의 비트 수를 계산하기 위해 $clog2(DEPTH)를 사용. DEPTH가 8(2^3)이므로, DEPTH_LOG는 3이 됨. 이는 주소 입력(ad)의 비트 수를 결정입력/출력:clk: 클록..
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댓글0작성시간2025. 2. 23.
SRAM Architecture, Interface, Protocol글 내용
SRAM을 구성하는 cell의 구조를 나타낸 그림이다. 실제 cell은 왼쪽(Transistor diagram) 그림과 같이 6개의 transistor로 구성되는데, 이 구조는 오른쪽의 Inverter diagram과 구조적으로 동일하다. 이 셀은 데이터를 1비트 저장할 수 있다. 두 개의 Inverter (4개의 트랜지스터):SRAM 셀의 핵심은 두 개의 CMOS 인버터가 서로 교차 연결된 구조각 인버터는 PMOS(풀업)와 NMOS(풀다운) 트랜지스터 한 쌍으로 구성되며 이게 총 4개의 트랜지스터를 차지이 두 인버터가 서로 출력과 입력을 연결해서 플립플롭 구조를 형성하는데 이게 데이터를 안정적으로 저장할 수 있는 이유이다. 이 플립플롭이 Latch의 역할Positive feedback을 통해 Latc..
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댓글0작성시간2025. 2. 23.